LeNet-5 CNN NPU 功能验证
NPU2026.05 – 2026.09 · 验证负责人（RTL 由项目方提供）
多时钟域、FP16 计算的 LeNet-5 推理 NPU 的 UVM 验证：SPI VIP、522 个寄存器的 RAL 模型、FP16 reference model，以及一项 CDC FIFO 发现。
- Verif
- UVM
- AI
- NPU
XMC 地址重映射 IP owner
UVM2025.02 – 2025.08 · 数字 IC 实习生，Enrigin Technology（上海）
负责可配置 AXI 地址重映射 IP 的验证：两项最高优先级特性做 coverage-driven UVM 验证，并兼顾它与其他 IP 的适配。
- Verif
- UVM
- AXI
- SoC
多周期 RV32I 处理器的 constrained-random 验证
CRV2026.08 – 2026.09 · 课程作业（machine problem），UIUC ECE 411（计算机组成与设计）
多周期 RV32I CPU 的验证：constrained-random 指令生成器、functional coverage，以及经 RVFI 逐条检查的定向汇编测试。
- Verif
- SystemVerilog
- CPU
- RISC-V
五级流水线 RV32I 处理器
Pipeline2024.09 · 2026.09 重写 · 课程大作业（machine problem），UIUC ECE 411（计算机组成与设计）
顺序执行的 RV32I 流水线：4 条 forwarding 路径、1 个周期的 load-use stall、分支在 EX 级解析，并通过 RVFI 与 Spike 协同仿真。
- CPU
- RTL
- RISC-V
- Verif
RV32I 处理器：全定制 datapath 与物理实现
Full-Custom2026.02 – 2026.05 · 课程项目，UIUC ECE 425（VLSI 系统设计）
Virtuoso 手绘的 bit-sliced RV32I datapath，基于 FreePDK45 走完 Design Compiler 和 Innovus 流程，集成 32 个定制的 register file macro。
- Physical Design
- RTL
- Virtuoso
- Innovus
- RISC-V
乱序 RV32IM 处理器
Out-of-Order2024.10 – 2024.12 · 团队期末项目，UIUC ECE 411（计算机组成与设计）
单发射乱序 RV32IM 处理器核，包含 reorder buffer、四个 reservation station、bimodal 分支预测器，以及指令、数据分离的 4 路组相联 L1 cache。
- CPU
- RTL
- RISC-V
- Cache
- Tomasulo
基于 gem5 的性能建模与设计空间探索
Modeling2025.09 · 课程项目，UIUC ECE 511（计算机体系结构）
gem5 乱序 x86 模型上的 L1 数据 cache 参数扫描：运行 SPEC CPU2006 的 429.mcf 和 433.milc，比较 IPC 以及命中率和缺失率。
- Architecture
- gem5
- Performance Modeling
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